同步柜台

定义：同步计数器是一种计数器，其中时钟信号被同时向计数器电路中存在的每个触发器提供给。更具体地，我们可以说每个触发器与时钟输入同步触发。

不像异步柜台如果使用单独的时钟脉冲来触发触发器，则使用单个时钟脉冲触发同步计数器中的所有触发器。

我们知道设计异步计数器很容易，那么设计同步计数器背后的原因是什么。此问题的答案是异步计数器对最大工作频率有一个限制。

因此，为了克服这种限制，设计了同步计数器，其中提供了同时计时。由于同时计时，输出与时钟输入同步变化。

同步导致每个输出位的变化同时具有共同的时钟信号。从而消除了纹波效果，因此传播延迟。

同步计数器的电路和操作

在这里，下图显示了3位同步计数器：

电路由3 J-K触发器和2和栅极组成。并且同时提供触发触发器的时钟信号。

这里有值得注意的是，只有触发器A的输入端子提供有效高信号，因此它在每个时钟输入的下降沿切换。

此外，触发器B的输入将通过AND门提供，其输出取决于先前触发器的输入和输出I.，B在这种情况下。栅极打开并使触发器B仅在触发器A的输出高时才能切换。

以类似的方式，FLIP-FLOP C的输入将是2的输出ⁿ和门。因此，触发器C仅在门A时切换₂将继续。A.₂只有在输出的情况下才会在₁以及触发器B，将很高。

现在，让我们通过考虑3位同步计数器来了解同步计数器执行的操作：

在开始时，触发器设置为0，因此所有三个触发器的输出I.，问：_C问：_B.问：_一种将是000.。但是，在第一时钟脉冲的下降沿，触发器的输出从0到1开始切换，但在触发器B和C的输出时不会发生变化，因为这两个触发器的输入端子是0直到下一个时钟脉冲到达。

因此，在应用第一时钟脉冲时，触发器的输出即，问：_C问：_B.问：_一种将是001.。

现在进一步在2之前ⁿ时钟脉冲，触发器的输入I.，A和B的输入将为1.这是因为门a的输出₁高。所以，在2的下降沿ⁿ时钟脉冲，触发器A和B的输出再次切换。

因此，这将导致触发器A，从1到0和触发器B的输出变化，从0到1。

因此，现在产出将是010。因此，这导致关闭栅极a₁A.₂。

当3时，再次^rd.施加时钟脉冲，在其下降沿，再次输出触发器的输出切换。这导致转动门a₁。并且由于这个门a₂也将打开，因此产出将是011。

在4时进一步移动^TH.施加时钟脉冲，对电路中的所有3个触发器的输入很高。因此，4的下降沿^TH.触发器将切换所有触发器的输出，从而改变Q_一种问：_B.到0和q_C因此，这将是该特定时钟脉冲的总输出100.。

这将导致盖茨的关闭₁A.₂。因此，当下一个时钟脉冲到达时，然后在第五个时钟脉冲的下降沿，触发器A的输出将再次从0切换到1.所以问：_C问：_B.问：_一种将是101.。但是，这也将导致开启的一个₁A.₂。

所以，当6时^TH.施加时钟脉冲然后在其下降沿翻转从1到0的切换切换。并且还向触发器B的输入高，因此输出从0切换到1.因此，在这种情况下，问：_C问：_B.问：_一种将是110。

该过程进一步继续以这种方式，在8的下降沿^TH.时钟脉冲，所有触发器的输出问：_C问：_B.问：_一种将重置为000。

在同步计数器的情况下，它是值得注意的，即电路中的所有触发器的重置发生在同一时间。因此，计数器的稳定时间等同于电路中每个触发器的传播延迟时间。

因此，同步计数器可以用高频的时钟信号操作。

3位同步计数器时序图

因此，从上面的解释，3位同步计数器的真相表如下：

此外，这里的图显示了同步计数器的时序图：

在本文中，我们已经讨论了3位同步柜台。然而，通过简单地补充电路中的每个触发器的输出端子，可以设计一个下计数器。